计算机组成原理唐朔飞课后答案(唐朔飞课后答案)

静态内存（SRAM）与动态内存（DRAM）是计算机组成原理中存器的两大根本分类。理解它们的区别对于系统设计至关关键。

• SRAM基于 D flip-flop 结构，利用触发器电路来存数据，故此拥有较少的物理元件，速度更快，但芯片面积较大，成本较高。
• DRAM利用电容存电荷来保存数据，需求外部信号定期刷新以维持电荷，故此成本较低但速度和可靠性略逊于 SRAM。

在实际应用如 L1/L2 缓存中，SRAM 因其高速特性常用于高频访问缓存区域，而 DRAM 则常用于大容量主存。考试时若遇到具体的存器选择难题，需根据访问速度要求和数据量大小进行权衡。

计算机的系统时钟周期（T）要求其内部所有功能单元务必在每个周期内执行完毕。系统时钟周期由内存周期和总线周期拍板。

• 内存周期是指信息从存入存器到从存器读出所需的工夫。
• 总线周期是指一次数据在存器与主机之间传输所需的工夫。
• 总周期 = 内存周期 + 总线周期。

比方说，若内存周期为 10 个时钟周期，总线周期为 2 个时钟周期，则一个整个的数据传输操作大约需求 12 个时钟周期搞定。
这是计算流水线深度的基础。

操作码由指令长度拍板。

• 5 位操作码：在 16 位指令系统中，N 条指令的空间为 5 位。
• 16 位操作码：当指令长度固定时，操作码的位数拍板了可容纳的指令条数。

比方说，若指令长度为 16 位，操作码为 16 位，则最大可容纳 $2^{16} = 65536$ 条指令，最大指令长度可增至 48 位。考试时需根据题目给出的指令长度和操作码位数进行推导。

• 流水线深度：一般取指和译码阶段作为流水线级数。
• 毛病处理：当某个阶段出错，故障应锁定在出错的最底层级，否则会影响整个流水线。
• 缓存机制：L1 缓存是独立于主存的、多级的、共享的、高速的、可隐藏的、小型的内存。

在编写程序时，若遇到多阶段流水线调度难题，需识别每个阶段的对性，确保核心不会与此同时处于相同状态或处于毛病状态。

L1 是速度最快、容量最小的缓存，一般位于 CPU 内部，与 L2 形成上下级关系。

• 特性：高速，大容量，共享性高，作为主内存的别名。
• 访问方式：多为随机访问，但也赞成顺序访问。

在考题中，若问 L1 缓存的访问方式，答案一般包含随机访问和顺序访问。

• 特性：比 L1 稍慢，容量比 L1 大，一般具有标记（Tag）和污染（Dirty）机制，赞成按块（Block）存取。
• 访问方式：主要是块式访问。

在考试分析中，需区分 L1 和 L2 的层级关系，理解其容量和速度差异对性能的影响。

• 特性：容量最大，速度仅次于主存，具有共享性，一般视为主存的别名。
• 访问方式：赞成随机访问和顺序访问。

对于处理机（Processor）而言，L3 常被视为其逻辑的一局部。考试重点在于理解其作为高速缓冲器的功能，还有它与主存的速度关系。

• 外部中断：如键盘、鼠标、磁盘等外部设备发出的信号。
• 内部中断：如溢出、非法操作、异常检测等 CPU 内部形成的信号。

在分析中断流程时，需关切中断向量表、中断请求信号线（INTR）、中断响应和中断处理（INTERRUPT SERVICE）。

• 优先级判断：要是请求中断的优先级高于当前正在处理的请求，则后者被暂停，被中断者获准运行。
• 中断嵌套：高优先级的中断能够打断低优先级的中断处理过程。
• 中断响应与屏蔽：CPU 处于中断响应状态时，其他中断请求被屏蔽，不能响应。

比方说，程序 A 正在执行，若程序 B 发出高优先级中断，程序 A 会暂停，转而处理程序 B 的中断。

• 位数：一般由 CPU 拍板，反映主存容量。
• 双向性：地址总线在实际应用中一般是双向的，用于传输指令和数据。

在计数地址时，需寻思是计数地址还是地址译码。

• 系统总线：连接 CPU、内存、I/O 设备的主总线。
• 地址总线：传输内存地址。
• 数据总线：传输数据。
• 管住总线：传输管住信号。

在工夫片轮转调度中，需寻思总线争用和信号沿路传输的工夫。

• 时序分析：需明确取指、译码、执行、访存等步骤的先后关系。
• 状态转换：根据 CPU 状态机图绘出正常状态和毛病状态的转换图。
• 循环程序：对于循环程序，需画出循环结构图，明确终止条件。

• 语法检查：确保指令格式对，操作数地址对。
• 逻辑检查：模拟运行程序，验证结局是否符合预期。
• 效率优化：针对特定难题进行性能分析。